若贝是一款非常小巧的FPGA图形化设计仿真工具。开发这款软件的目的一方面是简化FPGA的设计，达到设计FPGA就如同搭积木一样的简单；另一方面是让设计硬件变得非常灵活，允许用户在搭积木的同时，可以输入自己的算法实现。这款软件从硬件设计中抽象出4个基本的元素：模块，端口，代码段和连接线。所有设计都可以由这4种元素组合而成。这款软件非常的小，经过少许改动就可以实现跨平台设计，甚至可以将该软件嵌入到PDA手机上。若贝虽然小(只有20M)，但是具备一个仿真工具所应该具备的所有功能，比如由图形化设计生成代码，纠错，代码查看和编译，仿真，波形分析，以及编程式控制界面操作。
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